A embalagem avançada é um dos destaques tecnológicos da era “More than Moore”.À medida que os chips se tornam cada vez mais difíceis e caros de miniaturizar em cada nó do processo, os engenheiros estão colocando vários chips em pacotes avançados para que não tenham mais que se esforçar para reduzi-los.Este artigo fornece uma breve introdução aos 10 termos mais comuns usados em tecnologia avançada de embalagens.
Pacotes 2,5D
O pacote 2.5D é um avanço da tecnologia tradicional de empacotamento de IC 2D, permitindo linhas mais finas e utilização de espaço.Em um pacote 2,5D, as matrizes nuas são empilhadas ou colocadas lado a lado no topo de uma camada intermediária com silício via vias (TSVs).A base, ou camada intermediária, fornece conectividade entre os chips.
O pacote 2.5D é normalmente usado para ASICs, FPGAs, GPUs e cubos de memória de última geração.2008 viu a Xilinx dividir seus grandes FPGAs em quatro chips menores com rendimentos mais altos e conectá-los à camada intermediária de silício.Assim nasceram os pacotes 2.5D e eventualmente se tornaram amplamente usados para integração de processadores de memória de alta largura de banda (HBM).
Diagrama de um pacote 2.5D
Embalagem 3D
Em um pacote IC 3D, as matrizes lógicas são empilhadas juntas ou com matrizes de armazenamento, eliminando a necessidade de construir grandes System-on-Chips (SoCs).As matrizes são conectadas entre si por uma camada intermediária ativa, enquanto os pacotes IC 2,5D usam colisões condutivas ou TSVs para empilhar componentes na camada intermediária, os pacotes IC 3D conectam múltiplas camadas de wafers de silício aos componentes usando TSVs.
A tecnologia TSV é a principal tecnologia habilitadora em pacotes de IC 2,5D e 3D, e a indústria de semicondutores tem usado a tecnologia HBM para produzir chips DRAM em pacotes de IC 3D.
Uma vista em corte transversal do pacote 3D mostra que a interconexão vertical entre os chips de silício é obtida através de TSVs de cobre metálico.
Chiplet
Chiplets são outra forma de empacotamento IC 3D que permite a integração heterogênea de componentes CMOS e não CMOS.Em outras palavras, são SoCs menores, também chamados de chips, em vez de SoCs grandes em um pacote.
Dividir um SoC grande em chips cada vez menores oferece rendimentos mais altos e custos mais baixos do que uma única matriz simples.Os chips permitem que os projetistas aproveitem uma ampla gama de IP sem ter que considerar qual nó de processo usar e qual tecnologia usar para fabricá-lo.Eles podem usar uma ampla variedade de materiais, incluindo silício, vidro e laminados para fabricar o chip.
Os sistemas baseados em chips são compostos de vários chips em uma camada intermediária
Pacotes de distribuição
Em um pacote Fan Out, a “conexão” é espalhada pela superfície do chip para fornecer mais E/S externa.Ele usa um material de moldagem epóxi (EMC) que é totalmente incorporado na matriz, eliminando a necessidade de processos como colisão de wafer, fluxo, montagem flip-chip, limpeza, pulverização de fundo e cura.Portanto, nenhuma camada intermediária é necessária, tornando a integração heterogênea muito mais fácil.
A tecnologia Fan-out oferece um pacote menor com mais E/S do que outros tipos de pacote e, em 2016, foi a estrela da tecnologia quando a Apple conseguiu usar a tecnologia de empacotamento da TSMC para integrar seu processador de aplicativos de 16 nm e DRAM móvel em um único pacote para iPhone 7.
Embalagem em leque
Embalagem de nível de wafer fan-out (FOWLP)
A tecnologia FOWLP é uma melhoria no empacotamento em nível de wafer (WLP) que fornece mais conexões externas para chips de silício.Envolve incorporar o chip em um material de moldagem epóxi e, em seguida, construir uma camada de redistribuição de alta densidade (RDL) na superfície do wafer e aplicar bolas de solda para formar um wafer reconstituído.
O FOWLP fornece um grande número de conexões entre a embalagem e a placa de aplicação e, como o substrato é maior que a matriz, o passo da matriz é, na verdade, mais relaxado.
Exemplo de pacote FOWLP
Integração heterogênea
A integração de diferentes componentes fabricados separadamente em conjuntos de nível superior pode melhorar a funcionalidade e melhorar as características operacionais, de modo que os fabricantes de componentes semicondutores sejam capazes de combinar componentes funcionais com diferentes fluxos de processo em um único conjunto.
A integração heterogênea é semelhante ao sistema em pacote (SiP), mas em vez de combinar várias matrizes simples em um único substrato, ela combina vários IPs na forma de Chiplets em um único substrato.A ideia básica da integração heterogênea é combinar múltiplos componentes com funções diferentes no mesmo pacote.
Alguns blocos de construção técnicos na integração heterogênea
HBM
HBM é uma tecnologia de armazenamento de pilha padronizada que fornece canais de alta largura de banda para dados dentro de uma pilha e entre memória e componentes lógicos.Os pacotes HBM empilham dados de memória e os conectam via TSV para criar mais E/S e largura de banda.
HBM é um padrão JEDEC que integra verticalmente múltiplas camadas de componentes DRAM em um pacote, juntamente com processadores de aplicativos, GPUs e SoCs.O HBM é implementado principalmente como um pacote 2.5D para servidores de última geração e chips de rede.A versão HBM2 agora aborda as limitações de capacidade e frequência da versão inicial do HBM.
Pacotes HBM
Camada Intermediária
A camada intermediária é o conduíte através do qual os sinais elétricos passam da matriz ou placa nua multichip no pacote.É a interface elétrica entre os soquetes ou conectores, permitindo que os sinais sejam propagados para mais longe e também conectados a outros soquetes da placa.
A camada intermediária pode ser feita de silício e materiais orgânicos e atua como uma ponte entre a matriz múltipla e a placa.As camadas intermediárias de silício são uma tecnologia comprovada com alta densidade de E/S de passo fino e capacidades de formação de TSV e desempenham um papel fundamental no empacotamento de chips IC 2,5D e 3D.
Implementação típica de uma camada intermediária particionada pelo sistema
Camada de redistribuição
A camada de redistribuição contém as conexões ou alinhamentos de cobre que permitem as conexões elétricas entre as diversas partes da embalagem.É uma camada de material dielétrico metálico ou polimérico que pode ser empilhada na embalagem com matriz simples, reduzindo assim o espaçamento de E/S de chipsets grandes.As camadas de redistribuição tornaram-se parte integrante das soluções de pacotes 2,5D e 3D, permitindo que os chips nelas se comuniquem entre si usando camadas intermediárias.
Pacotes integrados usando camadas de redistribuição
TVI
TSV é uma tecnologia chave de implementação para soluções de empacotamento 2,5D e 3D e é um wafer preenchido com cobre que fornece uma interconexão vertical através da matriz do wafer de silício.Ele percorre toda a matriz para fornecer uma conexão elétrica, formando o caminho mais curto de um lado ao outro da matriz.
Orifícios passantes ou vias são gravados até uma certa profundidade na parte frontal do wafer, que é então isolado e preenchido com o depósito de um material condutor (geralmente cobre).Depois que o chip é fabricado, ele é afinado na parte traseira do wafer para expor as vias e o metal depositado na parte traseira do wafer para completar a interconexão do TSV.
Horário da postagem: 07/07/2023